Timing Report

Need help reading this report?

Design Name pwm_16x
Device, Speed (SpeedFile Version) XC95288XL, -10 (3.0)
Date Created Sun Jan 13 22:42:56 2013
Created By Timing Report Generator: version O.61xd
Copyright Copyright (c) 1995-2011 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 63.900 ns.
Max. Clock Frequency (fSYSTEM) 15.649 MHz.
Limited by Cycle Time for clk
Clock to Setup (tCYC) 63.900 ns.
Setup to Clock at the Pad (tSU) 6.500 ns.
Clock Pad to Output Pad Delay (tCO) 5.800 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
AUTO_TS_F2F 0.0 63.9 276 276
AUTO_TS_P2P 0.0 5.8 1 1
AUTO_TS_P2F 0.0 8.3 23 23
AUTO_TS_F2P 0.0 4.0 1 1


Constraint: TS1000

Description: PERIOD:PERIOD_clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_spi_clk:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
ct<0>.Q to ct<14>.D 0.000 63.900 -63.900
ct<0>.Q to ct<15>.D 0.000 63.900 -63.900
ct<1>.Q to ct<14>.D 0.000 63.900 -63.900


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
clk to out0 0.000 5.800 -5.800


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
spi_ce to XLXN_26<0>.CE 0.000 8.300 -8.300
spi_ce to XLXN_26<1>.CE 0.000 8.300 -8.300
spi_ce to XLXN_26<2>.CE 0.000 8.300 -8.300


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
out0.Q to out0 0.000 4.000 -4.000



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
clk 15.649 Limited by Cycle Time for clk
spi_clk 100.000 Limited by Cycle Time for spi_clk

Setup/Hold Times for Clocks

Setup/Hold Times for Clock spi_clk
Source Pad Setup to clk (edge) Hold to clk (edge)
spi_ce 6.500 0.000
spi_din 6.500 0.000


Clock to Pad Timing

Clock clk to Pad
Destination Pad Clock (edge) to Pad
out0 5.800


Clock to Setup Times for Clocks

Clock to Setup for clock clk
Source Destination Delay
ct<0>.Q ct<14>.D 63.900
ct<0>.Q ct<15>.D 63.900
ct<1>.Q ct<14>.D 63.900
ct<1>.Q ct<15>.D 63.900
ct<2>.Q ct<14>.D 63.900
ct<2>.Q ct<15>.D 63.900
ct<0>.Q ct<12>.D 56.200
ct<0>.Q ct<13>.D 56.200
ct<1>.Q ct<12>.D 56.200
ct<1>.Q ct<13>.D 56.200
ct<2>.Q ct<12>.D 56.200
ct<2>.Q ct<13>.D 56.200
ct<3>.Q ct<14>.D 56.200
ct<3>.Q ct<15>.D 56.200
ct<4>.Q ct<14>.D 56.200
ct<4>.Q ct<15>.D 56.200
ct<0>.Q ct<10>.D 48.500
ct<0>.Q ct<11>.D 48.500
ct<1>.Q ct<10>.D 48.500
ct<1>.Q ct<11>.D 48.500
ct<2>.Q ct<10>.D 48.500
ct<2>.Q ct<11>.D 48.500
ct<3>.Q ct<12>.D 48.500
ct<3>.Q ct<13>.D 48.500
ct<4>.Q ct<12>.D 48.500
ct<4>.Q ct<13>.D 48.500
ct<5>.Q ct<14>.D 48.500
ct<5>.Q ct<15>.D 48.500
ct<6>.Q ct<14>.D 48.500
ct<6>.Q ct<15>.D 48.500
ct<0>.Q ct<8>.D 40.800
ct<0>.Q ct<9>.D 40.800
ct<1>.Q ct<8>.D 40.800
ct<1>.Q ct<9>.D 40.800
ct<2>.Q ct<8>.D 40.800
ct<2>.Q ct<9>.D 40.800
ct<3>.Q ct<10>.D 40.800
ct<3>.Q ct<11>.D 40.800
ct<4>.Q ct<10>.D 40.800
ct<4>.Q ct<11>.D 40.800
ct<5>.Q ct<12>.D 40.800
ct<5>.Q ct<13>.D 40.800
ct<6>.Q ct<12>.D 40.800
ct<6>.Q ct<13>.D 40.800
ct<7>.Q ct<14>.D 40.800
ct<7>.Q ct<15>.D 40.800
ct<8>.Q ct<14>.D 40.800
ct<8>.Q ct<15>.D 40.800
ct<0>.Q ct<6>.D 33.100
ct<0>.Q ct<7>.D 33.100
ct<10>.Q ct<14>.D 33.100
ct<10>.Q ct<15>.D 33.100
ct<1>.Q ct<6>.D 33.100
ct<1>.Q ct<7>.D 33.100
ct<2>.Q ct<6>.D 33.100
ct<2>.Q ct<7>.D 33.100
ct<3>.Q ct<8>.D 33.100
ct<3>.Q ct<9>.D 33.100
ct<4>.Q ct<8>.D 33.100
ct<4>.Q ct<9>.D 33.100
ct<5>.Q ct<10>.D 33.100
ct<5>.Q ct<11>.D 33.100
ct<6>.Q ct<10>.D 33.100
ct<6>.Q ct<11>.D 33.100
ct<7>.Q ct<12>.D 33.100
ct<7>.Q ct<13>.D 33.100
ct<8>.Q ct<12>.D 33.100
ct<8>.Q ct<13>.D 33.100
ct<9>.Q ct<14>.D 33.100
ct<9>.Q ct<15>.D 33.100
ct<0>.Q ct<4>.D 25.400
ct<0>.Q ct<5>.D 25.400
ct<10>.Q ct<12>.D 25.400
ct<10>.Q ct<13>.D 25.400
ct<11>.Q ct<14>.D 25.400
ct<11>.Q ct<15>.D 25.400
ct<12>.Q ct<14>.D 25.400
ct<12>.Q ct<15>.D 25.400
ct<1>.Q ct<4>.D 25.400
ct<1>.Q ct<5>.D 25.400
ct<2>.Q ct<4>.D 25.400
ct<2>.Q ct<5>.D 25.400
ct<3>.Q ct<6>.D 25.400
ct<3>.Q ct<7>.D 25.400
ct<4>.Q ct<6>.D 25.400
ct<4>.Q ct<7>.D 25.400
ct<5>.Q ct<8>.D 25.400
ct<5>.Q ct<9>.D 25.400
ct<6>.Q ct<8>.D 25.400
ct<6>.Q ct<9>.D 25.400
ct<7>.Q ct<10>.D 25.400
ct<7>.Q ct<11>.D 25.400
ct<8>.Q ct<10>.D 25.400
ct<8>.Q ct<11>.D 25.400
ct<9>.Q ct<12>.D 25.400
ct<9>.Q ct<13>.D 25.400
ct<0>.Q ct<0>.D 17.700
ct<0>.Q ct<2>.D 17.700
ct<0>.Q ct<3>.D 17.700
ct<0>.Q out0.D 17.700
ct<10>.Q ct<0>.D 17.700
ct<10>.Q ct<10>.D 17.700
ct<10>.Q ct<11>.D 17.700
ct<10>.Q ct<3>.D 17.700
ct<10>.Q ct<5>.D 17.700
ct<10>.Q ct<7>.D 17.700
ct<10>.Q ct<9>.D 17.700
ct<10>.Q out0.D 17.700
ct<11>.Q ct<0>.D 17.700
ct<11>.Q ct<10>.D 17.700
ct<11>.Q ct<11>.D 17.700
ct<11>.Q ct<12>.D 17.700
ct<11>.Q ct<13>.D 17.700
ct<11>.Q ct<3>.D 17.700
ct<11>.Q ct<5>.D 17.700
ct<11>.Q ct<7>.D 17.700
ct<11>.Q ct<9>.D 17.700
ct<11>.Q out0.D 17.700
ct<12>.Q ct<0>.D 17.700
ct<12>.Q ct<10>.D 17.700
ct<12>.Q ct<11>.D 17.700
ct<12>.Q ct<12>.D 17.700
ct<12>.Q ct<13>.D 17.700
ct<12>.Q ct<3>.D 17.700
ct<12>.Q ct<5>.D 17.700
ct<12>.Q ct<7>.D 17.700
ct<12>.Q ct<9>.D 17.700
ct<12>.Q out0.D 17.700
ct<13>.Q ct<0>.D 17.700
ct<13>.Q ct<10>.D 17.700
ct<13>.Q ct<11>.D 17.700
ct<13>.Q ct<12>.D 17.700
ct<13>.Q ct<13>.D 17.700
ct<13>.Q ct<14>.D 17.700
ct<13>.Q ct<15>.D 17.700
ct<13>.Q ct<3>.D 17.700
ct<13>.Q ct<5>.D 17.700
ct<13>.Q ct<7>.D 17.700
ct<13>.Q ct<9>.D 17.700
ct<13>.Q out0.D 17.700
ct<14>.Q ct<0>.D 17.700
ct<14>.Q ct<10>.D 17.700
ct<14>.Q ct<11>.D 17.700
ct<14>.Q ct<12>.D 17.700
ct<14>.Q ct<13>.D 17.700
ct<14>.Q ct<14>.D 17.700
ct<14>.Q ct<15>.D 17.700
ct<14>.Q ct<3>.D 17.700
ct<14>.Q ct<5>.D 17.700
ct<14>.Q ct<7>.D 17.700
ct<14>.Q ct<9>.D 17.700
ct<14>.Q out0.D 17.700
ct<15>.Q ct<0>.D 17.700
ct<15>.Q ct<10>.D 17.700
ct<15>.Q ct<11>.D 17.700
ct<15>.Q ct<12>.D 17.700
ct<15>.Q ct<13>.D 17.700
ct<15>.Q ct<15>.D 17.700
ct<15>.Q ct<3>.D 17.700
ct<15>.Q ct<5>.D 17.700
ct<15>.Q ct<7>.D 17.700
ct<15>.Q ct<9>.D 17.700
ct<15>.Q out0.D 17.700
ct<1>.Q ct<0>.D 17.700
ct<1>.Q ct<2>.D 17.700
ct<1>.Q ct<3>.D 17.700
ct<1>.Q out0.D 17.700
ct<2>.Q ct<0>.D 17.700
ct<2>.Q ct<2>.D 17.700
ct<2>.Q ct<3>.D 17.700
ct<2>.Q out0.D 17.700
ct<3>.Q ct<0>.D 17.700
ct<3>.Q ct<3>.D 17.700
ct<3>.Q ct<4>.D 17.700
ct<3>.Q ct<5>.D 17.700
ct<3>.Q out0.D 17.700
ct<4>.Q ct<0>.D 17.700
ct<4>.Q ct<3>.D 17.700
ct<4>.Q ct<4>.D 17.700
ct<4>.Q ct<5>.D 17.700
ct<4>.Q out0.D 17.700
ct<5>.Q ct<0>.D 17.700
ct<5>.Q ct<3>.D 17.700
ct<5>.Q ct<5>.D 17.700
ct<5>.Q ct<6>.D 17.700
ct<5>.Q ct<7>.D 17.700
ct<5>.Q out0.D 17.700
ct<6>.Q ct<0>.D 17.700
ct<6>.Q ct<3>.D 17.700
ct<6>.Q ct<5>.D 17.700
ct<6>.Q ct<6>.D 17.700
ct<6>.Q ct<7>.D 17.700
ct<6>.Q out0.D 17.700
ct<7>.Q ct<0>.D 17.700
ct<7>.Q ct<3>.D 17.700
ct<7>.Q ct<5>.D 17.700
ct<7>.Q ct<7>.D 17.700
ct<7>.Q ct<8>.D 17.700
ct<7>.Q ct<9>.D 17.700
ct<7>.Q out0.D 17.700
ct<8>.Q ct<0>.D 17.700
ct<8>.Q ct<3>.D 17.700
ct<8>.Q ct<5>.D 17.700
ct<8>.Q ct<7>.D 17.700
ct<8>.Q ct<8>.D 17.700
ct<8>.Q ct<9>.D 17.700
ct<8>.Q out0.D 17.700
ct<9>.Q ct<0>.D 17.700
ct<9>.Q ct<10>.D 17.700
ct<9>.Q ct<11>.D 17.700
ct<9>.Q ct<3>.D 17.700
ct<9>.Q ct<5>.D 17.700
ct<9>.Q ct<7>.D 17.700
ct<9>.Q ct<9>.D 17.700
ct<9>.Q out0.D 17.700
out0.Q out0.D 11.400
ct<0>.Q ct<1>.D 10.000

Clock to Setup for clock spi_clk
Source Destination Delay
spi<0>.Q XLXN_26<0>.D 10.000
spi<0>.Q spi<1>.D 10.000
spi<10>.Q XLXN_26<0>.CE 10.000
spi<10>.Q XLXN_26<1>.CE 10.000
spi<10>.Q XLXN_26<2>.CE 10.000
spi<10>.Q XLXN_26<3>.CE 10.000
spi<10>.Q XLXN_26<4>.CE 10.000
spi<10>.Q XLXN_26<5>.CE 10.000
spi<10>.Q XLXN_26<6>.CE 10.000
spi<10>.Q XLXN_26<7>.CE 10.000
spi<10>.Q spi<11>.D 10.000
spi<11>.Q XLXN_26<0>.CE 10.000
spi<11>.Q XLXN_26<1>.CE 10.000
spi<11>.Q XLXN_26<2>.CE 10.000
spi<11>.Q XLXN_26<3>.CE 10.000
spi<11>.Q XLXN_26<4>.CE 10.000
spi<11>.Q XLXN_26<5>.CE 10.000
spi<11>.Q XLXN_26<6>.CE 10.000
spi<11>.Q XLXN_26<7>.CE 10.000
spi<1>.Q XLXN_26<1>.D 10.000
spi<1>.Q spi<2>.D 10.000
spi<2>.Q XLXN_26<2>.D 10.000
spi<2>.Q spi<3>.D 10.000
spi<3>.Q XLXN_26<3>.D 10.000
spi<3>.Q spi<4>.D 10.000
spi<4>.Q XLXN_26<4>.D 10.000
spi<4>.Q spi<5>.D 10.000
spi<5>.Q XLXN_26<5>.D 10.000
spi<5>.Q spi<6>.D 10.000
spi<6>.Q XLXN_26<6>.D 10.000
spi<6>.Q spi<7>.D 10.000
spi<7>.Q XLXN_26<7>.D 10.000
spi<7>.Q spi<8>.D 10.000
spi<8>.Q XLXN_26<0>.CE 10.000
spi<8>.Q XLXN_26<1>.CE 10.000
spi<8>.Q XLXN_26<2>.CE 10.000
spi<8>.Q XLXN_26<3>.CE 10.000
spi<8>.Q XLXN_26<4>.CE 10.000
spi<8>.Q XLXN_26<5>.CE 10.000
spi<8>.Q XLXN_26<6>.CE 10.000
spi<8>.Q XLXN_26<7>.CE 10.000
spi<8>.Q spi<9>.D 10.000
spi<9>.Q XLXN_26<0>.CE 10.000
spi<9>.Q XLXN_26<1>.CE 10.000
spi<9>.Q XLXN_26<2>.CE 10.000
spi<9>.Q XLXN_26<3>.CE 10.000
spi<9>.Q XLXN_26<4>.CE 10.000
spi<9>.Q XLXN_26<5>.CE 10.000
spi<9>.Q XLXN_26<6>.CE 10.000
spi<9>.Q XLXN_26<7>.CE 10.000
spi<9>.Q spi<10>.D 10.000


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 301
Number of Timing errors: 301
Analysis Completed: Sun Jan 13 22:42:56 2013